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synplify pro

免费版 synplify pro 网友评分:8

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软件介绍

软件标签: 办公软件 synplify

synplify非常便捷调试综合性的工具,丰富的语言支持,自动化的软件编译降低了成本功耗,自动化的识别ram让你的操作可以更加的便利,有需要的用户就来下载吧!

synplify官方介绍

synplify pro PC版是由世界领先的软件和IP设计,验证和制造电子元件和系统的使用的Synopsys公司推出的综合工具,能够提供用户一个高品质,高性能和易于使用的FPGA实现和调试环境,采用FPGA工具套件能够增益设计师快速进入超结果为复杂的FPGA,面积优化成本和降低功耗,自动化软错误缓解,分层设计能力和多FPGA厂商的支持。不仅仅如此,synplify还涵盖了可编辑洛期间的综合,验证,调试,物理综合及原型验证等领域。

相比较于传统的综合工具,synplify要快上5~10倍,软件上的所有产品都支持业界标准设计语言(VHDL和Verilog)并且能够应用于最多的通用操作系统之上,而且synplify在通讯、半导体、航空/航天、计算机等诸多领域都有着广泛的应用。

synplify pro下载

软件亮点

为复杂可编程逻辑设计提供了优秀的HDL综合解决方案;

包含了BEST算法对设计进行整体优化;

自动对关键路径做Retiming,可以提高性能高达25%;

支持VHDL和Verilog的混合设计输入,并支持网表*.edn文件的输入;

synplify增强了对System Verilog的支持;

Pipeline功能提高了乘法器和ROM的性能;

有限状态机优化器可以自动找到最优的编码方法;

在timing报告和RTL视图及RTL源代码之间进行交互索引;

自动识别RAM,避免了繁复的RAM例化。

synplify特色功能

脚本和TCL对流自动化和可定制的合成、调试和报告的支持

利用Achronix、Altera、格,Microsemi的FPGA优化面积和时序结果,Xilinx

允许并行和/或地理分布设计开发的分层团队设计流程

综合语言支持包括Verilog,VHDL,SystemVerilog,vhdl-2008和混合语言设计

有限状态机的自动提取与优化的FSM编译器和状态机资源管理器

Graphical state machine viewer to automatically create bubble diagrams for debugging and documenting FSMs

自动存储器和DSP推理提供了一种具有最佳面积、功率和时序质量的设计的自动实现。

增量静态时序分析允许及时的异常约束更新到结果,而无需重新合成。

交互式图形分析和调试工具,用于设计诊断、问题隔离、功能和性能分析。

提取码:ks2j

软件截图

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